A Multi-Expert Large Language Model Architecture for Verilog Code Generation

最近，使用大型语言模型（LLMs）生成Verilog代码的兴趣日益增长。然而，现有的方法在生成的Verilog代码质量方面存在限制。为了解决这些限制，本文介绍了一种创新的多专家LLM架构，用于生成Verilog代码（MEV-LLM）。我们的架构独特地集成了多个LLM，每个LLM都经过特定的微调，针对不同级别的设计复杂度对数据集进行分类。它允许更有针对性的学习，直接解决每个类别生成Verilog代码的细微差别。实验证据表明，在生成的Verilog输出的语法和功能正确性方面，有显着的改进。这些发现强调了我们方法的功效，为通过机器学习实现自动化硬件设计领域的跨越式进展提供了前进的保证。

本论文旨在解决使用大型语言模型（LLMs）进行Verilog代码生成时存在的质量问题，通过引入一种创新的多专家LLM架构来解决这些限制。

本论文提出了一种独特的多专家LLM架构，每个专家都针对不同的设计复杂度级别进行了特定的微调，以更有针对性地学习生成Verilog代码的细微差别。

实验结果表明，本文的方法在生成的Verilog输出的语法和功能正确性方面取得了显著的改进。此外，本文的方法也具有可扩展性，可以应用于其他硬件设计领域。

最近的相关研究包括：1.《使用神经网络生成Verilog代码的研究》；2.《基于深度学习的自动化硬件设计综述》。