Parallel AIG Refactoring via Conflict Breaking

本文旨在通过算法并行化来利用多核平台提高电子设计自动化（EDA）工具的效率，从而在提升集成电路（IC）设计的可扩展性方面发挥重要作用。逻辑优化是EDA设计流程中的关键过程，通过寻找逻辑等效的替代图形来减少电路图形的面积和深度，但这通常需要耗费大量时间。为了解决这些挑战，本文首先分析了重构与反转器图形（AIG）并行化框架中需要处理的两种冲突类型。然后，提出了一种细粒度并行AIG重构方法，它在重构操作中平衡了并行度和遇到的冲突。实验结果表明，我们的并行重构在拥有64个物理CPU核心的大型基准测试中平均比顺序算法快28倍，并具有可比较的优化质量。

本论文旨在解决电子设计自动化（EDA）工具中逻辑优化这一关键过程的效率问题，提出了一种并行化的AIG重构方法，以提高集成电路设计的可扩展性。

本论文提出了一种细粒度的并行AIG重构方法，通过在并行度和重构操作中遇到的冲突之间取得平衡，实现了优化质量和速度的提升。

实验结果表明，在64个物理CPU核心上，我们的并行重构平均比顺序算法快28倍，并且具有可比较的优化质量。

近期在这个领域中，还有一些相关研究，如《Parallel SAT-based Boolean Matching for Large Boolean Networks》、《Parallel Boolean Satisfiability Solver for Large Boolean Networks》等。