A High-Speed Hardware Algorithm for Modulus Operation and its Application in Prime Number Calculation

本文介绍了一种新颖的高速硬件算法，用于FPGA实现的模数运算。所提出的算法仅使用加法、减法、逻辑和位移操作，避免了乘法和除法所带来的复杂性和硬件成本。它展示了跨越从32位到2048位的操作数大小的一致性性能，解决了密码应用中的可扩展性挑战。该算法在Verilog HDL中实现，并在Xilinx Zynq-7000系列FPGA上进行了测试，表现出与位长度差异（BLD）的可预测线性循环计数的关系，由方程$y=2x+2$描述，其中$y$表示循环计数，$x$表示BLD。该算法在计算500,000以内的质数时的应用显示出其实用性和性能优势。全面的评估揭示了高效的资源利用、强大的时间性能和有效的功率管理，使其适用于高性能和资源受限的平台。结果表明，所提出的算法显著提高了模数算术运算的效率，具有潜在的密码协议和安全计算的影响。

本文旨在提出一种高速的FPGA实现模数运算的算法，以解决密码学应用中的可扩展性挑战。该算法仅使用加法、减法、逻辑和位移操作，避免了乘法和除法所带来的复杂性和硬件成本。

本文提出的算法通过简化模数运算中的操作来提高效率，同时避免了乘法和除法的复杂性和硬件成本，具有很好的可扩展性。

本文实现了Verilog HDL，并在Xilinx Zynq-7000系列FPGA上进行了测试，证明了算法在32位到2048位的操作数范围内具有一致的性能表现。本文还展示了算法在素数计算中的实用性和性能优势，同时证明了其资源利用率高、时序性能稳定、功率管理有效。这些特点使其适用于高性能和资源受限的平台。

近期在这个领域中，还有一些相关的研究。例如，"Efficient hardware implementation of modulo arithmetic circuits using redundant basis"和"A high-speed and low-area hardware architecture for Montgomery modular multiplication"等。