A Configurable and Efficient Memory Hierarchy for Neural Network Hardware Accelerator

随着机器学习应用的不断发展，为深度神经网络（DNNs）专门定制的高效硬件加速器的需求变得越来越重要。本文提出了一种可配置的内存层次结构框架，专门针对DNNs的每层自适应内存访问模式。该层次结构从片外内存按需请求数据，以提供给加速器的计算单元。其目标是在最小化所需内存容量和保持高加速器性能之间取得优化平衡。该框架的特点是可配置性，允许创建高达五个级别的定制内存层次结构。此外，该框架还将可选的移位寄存器作为最终级别，以增加内存管理过程的灵活性。对DNN层的全面循环嵌套分析表明，该框架可以有效执行大多数循环展开的访问模式。综合综合结果和DNN加速器UltraTrail的案例研究表明，可以使用较小的内存模块，从而可能将芯片面积减少高达62.2％。同时，性能损失可以最小化到2.4％。

本论文旨在提出一种可配置的内存层次结构框架，针对深度神经网络（DNNs）的逐层自适应内存访问模式进行优化，以提高硬件加速器的效率。

该框架通过从片外内存按需请求数据，向加速器的计算单元提供数据，以在最小化所需内存容量的同时保持高加速器性能之间取得最佳平衡。该框架的可配置性使其能够创建一个定制的内存层次结构，最多可达五个级别。此外，该框架还将一个可选的移位寄存器作为最终级别，以增加内存管理过程的灵活性。

该论文的亮点包括：通过DNN层的循环嵌套分析，该框架可以有效地执行大多数循环展开的访问模式；合成结果和DNN加速器UltraTrail的案例研究表明，可以减少高达62.2％的芯片面积，同时将性能损失最小化到2.4％。

在这个领域中的相关研究包括：针对DNN的内存访问优化的其他框架，以及其他用于提高硬件加速器效率的技术。