A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers

本文介绍了可编程门阵列（FPGA）逻辑综合编译器（例如Vivado、Iverilog、Yosys和Quartus）在电子设计自动化（EDA）中的广泛应用，如FPGA程序的开发。然而，逻辑综合编译器中的缺陷（即不正确的综合）可能导致目标应用程序出现意外行为，从而带来安全风险。因此，彻底测试逻辑综合编译器以消除此类缺陷至关重要。尽管已经提出了几种硬件设计语言（HDL）代码生成器（例如Verismith）以查找逻辑综合编译器中的缺陷，但这些生成器的有效性仍受到简单的代码生成策略和生成的HDL代码的单一性的限制。本文提出了一种新方法LegoHDL，用于生成语法有效的HDL代码，以全面测试FPGA逻辑综合编译器。LegoHDL可以利用抽象语法树的指导和物理系统的广泛函数块库生成更复杂和多样化的缺陷触发HDL代码（例如Verilog、VHDL和SystemVerilog）。广泛的实验表明，LegoHDL生成的HDL代码的多样性和缺陷触发能力显著优于现有技术方法（即Verismith）。在三个月内，LegoHDL报告了20个新缺陷，其中许多是深层次和重要的，其中16个已得到确认。

LegoHDL论文旨在解决FPGA逻辑综合编译器存在缺陷导致目标应用程序出现意外行为的问题，提出了一种新方法来生成语法有效的HDL代码，以全面测试FPGA逻辑综合编译器。

LegoHDL利用抽象语法树的指导和物理系统的广泛函数块库，生成更复杂、更多样化的缺陷触发HDL代码，相比当前领域的研究具有更好的多样性和缺陷触发能力。

LegoHDL可以生成Verilog、VHDL和SystemVerilog等更复杂、更多样化的HDL代码，实验结果显示，LegoHDL生成的HDL代码的多样性和缺陷触发能力明显优于现有的方法。LegoHDL在三个月内报告了20个新的缺陷，其中16个得到了确认。

在这个领域中，最近的相关研究包括Verismith等HDL代码生成器，但是这些方法的有效性仍然受到简单代码生成策略和生成的HDL代码的单一性的限制。