CodeV: Empowering LLMs for Verilog Generation through Multi-Level Summarization

现代处理器设计的复杂性和高成本导致了对处理器设计自动化的需求激增。指令调整的大型语言模型（LLMs）表现出在自动生成通用编程语言（如Python）的代码方面的显著性能，但这些方法在硬件描述语言（HDLs）如Verilog的生成上失败，因为缺乏高质量的指令调整数据，即使像GPT-3.5这样先进的LLMs在Verilog生成方面也表现出有限的性能。针对这个问题，本文观察到（1）从现实世界中收集的Verilog代码比LLMs生成的代码具有更高的质量。（2）像GPT-3.5这样的LLMs在总结Verilog代码方面表现出色，而不是生成代码。基于这些观察结果，本文引入了CodeV，一系列开源的指令调整的Verilog生成LLMs。我们不是先生成描述，然后从先进的LLMs中获取相应的代码，而是用Verilog代码提示LLMs，并让LLMs通过多级摘要生成相应的自然语言描述。实验结果表明，CodeV相对于以前的开源SOTA（VerilogEval中的BetterV和RTLLM中的RTLCoder）分别提高了14.4％和11.3％，并且相对于以前的商业SOTA GPT-4在VerilogEval中提高了22.1％的性能。

CodeV: Instruction-Tuned Verilog Generation via Multi-Level Summarization

CodeV is an open-source instruction-tuned Verilog generation LLM that prompts the LLM with Verilog code and lets it generate the corresponding natural language description by multi-level summarization.

CodeV relatively surpasses the previous open-source SOTA by 14.4% and 11.3% respectively, and also relatively outperforms previous commercial SOTA GPT-4 by 22.1% in VerilogEval.

Related work includes GPT-3.5, BetterV, RTLCoder, and GPT-4.