NeuroSteiner: A Graph Transformer for Wirelength Estimation

物理设计的核心目标是在画布上放置芯片组件时尽量减少线长（WL）。计算放置的最小WL需要找到直角Steiner最小树（RSMTs），这是一个NP难问题。我们提出了NeuroSteiner，这是一个神经模型，它将最优RSMT求解器GeoSteiner精简，以便在成本-精度前沿上进行WL估计。NeuroSteiner是在由GeoSteiner标记的合成网络上进行训练的，从而减轻了在真实芯片设计上进行训练的需要。此外，NeuroSteiner的可微性允许通过梯度下降来最小化WL。在ISPD 2005和2019上，NeuroSteiner可以获得0.3％的WL误差，同时比GeoSteiner快60％，或者是0.2％和30％。

论文旨在解决芯片物理设计中的最小化线长问题，即如何在一个画布上放置芯片组件以最小化线长。这是一个NP难问题，需要找到直角Steiner最小树（RSMTs）。

NeuroSteiner是一个神经模型，通过训练合成的数据集来预测GeoSteiner的标签，从而导航成本-准确性前沿，解决WL估计问题。NeuroSteiner的可微性使得可以通过梯度下降来最小化线长。

NeuroSteiner的训练数据集是合成的，因此不需要对真实芯片设计进行训练。在ISPD 2005和2019上，NeuroSteiner可以获得0.3％的WL误差，同时比GeoSteiner快60％，或者获得0.2％和30％。

在这个领域中，还有一些相关研究，例如：'MazeRouter: A New Fast Routing Method for Large-Scale and Dense PCB Design'，'Fast and Accurate Placement for Large-Scale Analog Circuits Using Neural Networks'。