Enhancing ASIC Technology Mapping via Parallel Supergate Computing

随着大规模集成电路的发展，电子设计自动化（EDA）工具越来越注重效率，采用并行算法成为一种趋势。延迟降低的优化对于ASIC技术映射至关重要，而超级门技术被证明是在EDA工具流中实现这一目标的有效方法。然而，我们观察到增加生成的超级门数量可以减少延迟，但这是以计算时间呈指数级增长为代价的。在本文中，我们提出了一种并行超级门计算方法，解决了时间消耗和延迟优化之间的权衡。所提出的方法利用输入受限的超级门模式并行生成超级门候选项，然后过滤有效的超级门作为结果。实验结果显示了所提出方法的效率，例如，使用32个线程可以实现计算时间4倍的加速和延迟降低10.1的改进。

优化电子设计自动化工具流程中的延迟降低问题，提出了超级门并行计算方法，解决了计算时间和延迟优化之间的权衡。

利用输入受限的超级门模式并行生成超级门候选项，然后过滤有效的超级门作为结果。

实验结果表明，该方法在计算时间上可获得4倍的加速，并在延迟降低方面达到10.1的提高。值得关注的是，该方法提出了一种解决计算时间和延迟优化之间权衡的新思路。

与该论文相关的研究包括电子设计自动化工具流程中的其他优化方法，如并行算法和超级门技术。